Laporan Akhir 1 Modul IV
Laporan Akhir Modul IV (Percobaan 1)
2. Alat dan Bahan
[Kembali]
- Panel DL2203D
- Panel DL2203S
- Panael DL2203C
Module D'Lorenzo 
Jumper
3. Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pada rangkaian ini kita menggunakan 4 buah JK flip-flop yang mana seluruh flip-flop terhubung antara output dengan inputnya, lalu pada percobaan ini kita akan memvariasikan 4 kondisi dari shift register ini yang mana:
- SISO : kondisi ini dapat terjadi jika seluruh kaki R dan S mati dan flip-flop hanya menerima input dari clock dan kaki Jk, karena itu pada kondisi ini rangkaian hanya menerima satu input yang masuk secara satu persatu dan output yang keluar/terkirim juga secara satu per satu.
- SIPO : pada kondisi ini sama seperti sebelumnya yang mana hanya menerima satu input secara satu persatu namun pada kondisi ini output yang dihasilkan terkirim atau keluar secara bersamaan.
- PISO : kondisi ini dapat terjadi disaat kaki R dan S pada flip-flop diaktifkan sehingga input dari kaki J dan K diabaikan dan input dari clock juga dimatikan oleh karena itu pada kondisi ini input masuk secara bersamaan dan keluar secara satu persatu disaat clock kembali diaktifkan.
- PIPO : pada kondisi ini hampir sama seperti sebelumnya yang mana inputnya masuk secara bersamaan namun output pada kondisi ini akan terkirim/keluar secara bersamaan.
5. Video Simulasi [Kembali]
Soal Analisa Percobaan 1:
1. Analisa Output yang dihasilkan tiap tiap kondisi
Jawab:
- SISO : Output yang dihasilkan pada kondisi ini yaitu outputnya akan keluar atau terkirim secara satu per satu dimulai dari LSB dan diakhiri MSB.
- SIPO : Untuk kondisi ini outputnya yang dihasilkan akan terkirim/tersimpan secara bersamaan.
- PISO : Untuk kondisi ini outputnya akan keluar atau terkirim secara satu per satu dimulai dari LSB dan diakhiri oleh MSB.
- PIPO : Untuk kondisi kali ini output yang akan keluar atau terkirim secara bersamaan (biasanya akan tersimpan).
2. Jika gerbang And pada rangkaian di hapus, sumber clock dihubungkan langsung ke Flip flop, bandingkan output yang didapatkan
Jawab: Gerbang and pada rangkaian ini berfungsi untuk membiarkan atau menjalankan input dari clock dan jika dihapus maka pada kondisi parallel out akan langsung ter-reset tanpa adanya data yang tersimpan.
7. Link Download
[Kembali]
0 Response to "Laporan Akhir 1 Modul IV"
Posting Komentar