Laporan Akhir 1 Modul II

 Laporan Akhir Modul II (Percobaan 1)






1. Jurnal
[Kembali]




2. Alat dan Bahan [Kembali]
  • Panel DL2203D
  • Panel DL2203S
  • Panael DL2203C
    Module D'Lorenzo

    Jumper
3. Rangkaian Simulasi [Kembali]
    
    



4. Prinsip Kerja Rangkaian [Kembali]
        J-K Flip-Flop

Pada rangkaian J-K Flip-Flop kita menggunakan prinsip yang sama dengan R-S Flip-Flop, hal ini dikarenakan J-K Flip-Flop merupakan modifikasi dari R-S Flip Flop agar tidak memperoleh hasil terlarang. Pada J-K flip flop ini juga memiliki kaki input R S, untuk J-K flip flop inputnya bisa diperoleh dari kaki J dan K aka tetapi jika R-S Flip-Flop akan aktif dan mengakibatkan J dan K tidak aktif atau bisa diabaikan, maka apapun yang di-inputkan pada input J dan K tidak akan mempengaruhi output dari rangkaian tersebut.

D flip flop

Selanjutnya pada rangkaian D Flip-Flop, yaitu rangkaian J-K flip-flop yang kedua kaki inputnya disatukan sama dengan rangkaian J-K Flip Flop disini jika kaki R-S aktif yang mengakibatkan D tidak aktif, apapun yang dilakukan pada input D tidak akan mempengaruhi rangakain atau outputnya. 

5. Video Simulasi [Kembali]





6. Analisa [Kembali]

Soal Analisa Percobaan 1:

1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?

Jawab: Pada rangkaian jika B0 dan B1 bernilai 0 maka output dari Q dan Q' akan sama-sama bernilai 1 walaupun J-K Flip -flop tidak memiliki kondisi terlarang tetapi karena kaki R-S nya aktif maka input dan J-K nya bisa diabaikan dan menampilkan output terlarang.

2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?

Jawab: Jika B3 diputuskan maka J-K flip-flop tidak akan aktif dikarenakan clocknya tidak terdapat input. 

3. Jelaskan apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang pada Flip-Flop!

Jawab: 

      • Toggle: kondisi dimana kedua output berubah-ubah seiring input dari clock dan selalu berlawanan.
      • Not change: Kondisi kedua output tidak mengalami perubahan dengan nilai ouput sebelumnya walaupun inputnya telah dirubah. 
      • Terlarang: kondisi dimana keuda output bernilai sama, yang mana ini dilarang digunakan karena nilai dari Q dan Q' harus berbeda karena itulah kondisi ini disebut kondisi terlarang.


7. Link Download [Kembali]
  • Download Rangkaian Simulasi Klik Disini
  • Download video simulasi  Klik Disini
  • Download HTML  Klik Disini
  • Download datasheet JK flip flop  Klik Disini
  • Download datasheet D flip flop  Klik Disini
  • Download datasheet SW SPDT  Klik Disini
  • Download datasheet logicprobe Klik Disini 


  • Subscribe to receive free email updates:

    0 Response to "Laporan Akhir 1 Modul II"

    Posting Komentar