Percobaan 1 Kondisi 12
3. Video Simulasi [Kembali]
Pada rangkaian J-K Flip-Flop kita menggunakan prinsip yang sama dengan R-S
Flip-Flop, hal ini dikarenakan J-K Flip-Flop merupakan modifikasi dari R-S
Flip Flop agar tidak memperoleh hasil terlarang. Pada J-K flip flop ini juga memiliki kaki input R S, yang mana nilai S=1 dan R=0, yang mana artinya adalah aktif low. Sesuai dengan kondisi yang telah dipilih bahwasannya input masukan
pada R berlogika 0 dan S berogika 1, maka R-S Flip-Flop akan aktif karena R-S
Flip-Flop bekerja pada aktif low dan mengakibatkan J dan K tidak aktif atau bisa diabaikan, maka
apapun yang di-inputkan pada input J dan K tidak akan mempengaruhi output dari
rangkaian tersebut. Maka jika dijalankan rangkaian ini akan menghasilkan output pada kaki Q = 0 dan pada kaki Q’ = 1.
D
flip flop
Selanjutnya pada rangkaian D Flip-Flop, sesuai dengan kodisi dimana input B5= don’t care dan B6= clock, akan tetapi sama dengan rangkaian J-K Flip Flop disini kaki R-S aktif yang mengakibatkan D tidak aktif, apapun yang dilakukan pada input D tidak akan mempengaruhi rangakain atau outputnya. lalu R= 0 dan S=1 yang mengakibatkan hasilnya Q=0 dan Q'=1.
- Download Rangkaian Simulasi Klik Disini
- Download video simulasi Klik Disini
- Download HTML Klik Disini
- Download datasheet JK flip flop Klik Disini
- Download datasheet D flip flop Klik Disini
- Download datasheet SW SPDT Klik Disini
- Download datasheet logicprobe Klik Disini


0 Response to "Tugas Pendahuluan 1 Modul II"
Posting Komentar